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1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
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SSTE32882KA1
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SSTE32882KA1
1.25V/1.35V/1.5V REGISTERING CLOCK DRIVER WITH PARITY TEST AND QUAD CHIP SELECT
COMMERCIAL TEMPERATURE RANGE
Thermal
DC Current Specifications
Operating Electrical Characteristics
Symbol
Parameter
DDR3/DDR3L/
DDR3U
-800
DDR3/DDR3L
/DDR3U
-1066
DDR3/DDR3L/
DDR3U-1333
DDR3/DDR3L
/DDR3U
-1600
DDR3-1866
Tcase (max) Case temperature1
1 Measurement procedure JESD51-2
1092
1082
1062
1032
2 This spec is meant to guarantee a Tj of 125C by the SSTE32882KA1 device. Since Tj cannot be measured or observed by users, Tcase is specified instead.
Under all thermal condition, the Tj of a SSTE32882KA1 device shall not be higher than 125 oC.
1012oC
Symbol
Parameter1
1
The RESET and MIRROR inputs of the device must be held at valid voltage levels (not floating) to ensure proper device
operation. The differential inputs must not be floating unless RESET is LOW.
Conditions
Min
Typ2
2
All typical values are at VDD = 1.5V, TA = 25°C.
Max
Unit
II
Input current
RESET, MIRROR, VI =VDD or GND
±5
μA
QCSEN input current
QCSEN, VI =VDD or GND
-150
5
IID
Input current
Data inputs3, VI =VDD or GND
3
DCKEn, DODTn, DAn, DBAn, DRAS, DCAS, DWE, DCSn, PAR_IN are measured while RESET is pulled LOW.
±5
μA
CK, CK4; VI =VDD or GND
4
The CK and CK inputs have pull-down resistors in the range of 10K
Ω to 100KΩ.
-5
150
μA
IOH
HIGH-level output current
Qn5
5
Qn = QxAn, QxCSn, QxCKEn, QxODTn, QxRAS, QxCAS, QxWE, and QxBAn.
-11
mA
Yn, Yn, FBOUT, FBOUT
-11
mA
IOL
LOW-level output current
Qn5
11
mA
Yn, Yn, FBOUT, FBOUT
11
mA
ERROUT
25
mA
IDD6
6
The supply current is measured as the total current consumptoion on the AVDD, PVDD, and VDD supply current pins. Io =
0.
Static standby current
RESET = GND and CK = CK = VIL(AC)5
mA
Low-Power Static Operating
RESET =VDD and CK = CK = VIL(AC), MIRROR =
VDD, RC8=X111,IBT OFF
15
mA
ICCD
Dynamic operating -- input clock
only; active outputs
RESET =VDD, MIRROR = VDD, VI = VIH(AC) or
VIL(AC), RC0[DBA0]=0, RC0[DBA1]=0, CK and CK
switching 50% duty cycle, IO = 0, DCS0 = L, DCS1 =
H. VDD = VDDMAX
--
μA/MHz
Dynamic operating -- per each data
input
RESET =VDD, MIRROR = VDD, VI = VIH(AC) or
VIL(AC), CK and CK switching 50% duty cycle. One
data input switching at one half clock frequency, 50%
duty cycle; RC0[DBA0]=0, RC0[DBA1]=0, IO = 0,
DCS0 = L, DCS1 = H. VDD = VDDMAX
--
μA/Clock
MHz/
D Input
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